Centro de Informtica - UFPE Grupo de Engenharia da Computao

Tutorial ISE 6.1

Curso Bsico Utilizando a MicroBlaze and Multimedia Demostration Board
Abel G. S. F., Halmos F., Manoel E. L., Paulo S. B. N., Remy E. S. 1o Sem. 2004

Agenda

Fluxo de projeto em FPGA Tutorial ISE6.1

Criao de projetos Especificao de restries Sntese

RTL Lgica

Implementao

Sntese de layout
Configurao com bitstream

Download no FPGA

Fluxo de Projeto
lib
Design Entry

VHDL

lib

Design Entry

System C

Synthesis & Static Timing Analysis (Xilinx ISE)

Synthesis & Static Timing Analysis (FPGA Compile II)

EDIF
FPGA Implementation & P&R (Xilinx ISE)

Netlist

BIT Files

Criando um Novo Projeto

Acionar o Menu File -> New Project :

Entrar com o nome do Projeto Definir a pasta onde o novo projeto vai ser criado. Selecionar o tipo de descrio usado no arquivo top do Projeto. Acionar Next para ir ao prximo menu

Selecionando o Dispositivo Alvo

FPGA : XC2V2000-4FF896C
Definir o dispositivo que vai ser usado para implementao do projeto. Informe:
Tipo de arquivo top, linguagem para simulao, simulador e ferramenta de sntese utilizada.

Criar um novo arquivo fonte

Acionar o boto New Source para criar um novo arquivo fonte. Opcionalmente possvel criar o arquivo fonte manualmente a partir do editor de texto ou adiante adicionar arquivos fonte j existentes.

Definir o tipo de arquivo fonte

Selecionar VHDL Module. Definir o nome do arquivo fonte. A localizao default do arquivo fonte a mesma do projeto. Add to project deve esta ativado para que o arquivo fonte seja adicionado ao projeto.

Definir a Entidade no Arq. Fonte

O nome da entidade igual ao nome do arquivo por default. Nome default da arquitetura:

Behavioral

Se necessrios trocar os nomes defaults. Definir cada porta na tabela. Acionar o boto Next.

Arquivo Fonte Criado

Arquivo fonte definido. Se necessrio pode o arquivo fonte pode ser removido. Acionar Next.

Adicionar outros fontes

Opcional:

Se necessrio, adicionar arquivos j definidos usando Add Source

Acionar Next.

Informaes do Projeto

Esta janela d informaes sobre o projeto que acaba de ser definido. Acionar o boto Finish para concluir a criao do novo projeto.

ISE aps criao do projeto

Hierarquia de Projeto

Fluxo de Projeto

Arquivo Fonte VHDL Inicial Janela de Log

Aplicao: Divisor de Frequncia

Fluxo do Projeto
Especificao

fontes
Simulao Funcional Sntese Lgica Netlist Simulao Ps-Snt. Implementao Config

bitstream

FPGA

Testes

Sntese Lgica

Converte o arquivo HDL/Esquemtico em uma netlist. Independente da tecnologia de implementao do circuito. Otimizao da lgica utilizada.

lib

Netlist gerada

Opes de Sntese

Acionar o Boto direito do mouse sobre a opo Synthesize-XST. Acionar Properties... Para ter acesso a janela de propriedades de sntese.

Propriedades de Sntese

Usar opes Default!

Propriedades de Sntese

Usar opes Default!

Propriedades de Sntese

Usar opes Default!

Sntese

Reports

Para inicia a sntese deve-se clicar duas vezes no cone Synthesize-XST ou usar o boto direito sobre o cone. Ao fim da sntese, os cones verdes indicam as etapas que foram concludas. Informaes sobre a sntese aparecem na tela de log.

Indicao de Erro:

Reports da Sntese
Utilizao de Recursos

2
2

Velocidade

Visualizao do Esquemtico

Gerao do Esquemtico:

Acionar o boto direito sobre View RTL Schematic Acionar Run Aguardar construo do esquemtico!!!

Visualizao do Esquemtico
Clicar Para descer na hierrquia

Clicar Para selecionar

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Visualizao do Esquemtico

Alocao dos Pinos no FPGA

Selecione o arquivo top para gerar o arquivo de restries UCF Expandir User Constraints para acessar a funo de Edio do UCF

Alocao dos Pinos no FPGA

Acionar Edit Constraints (Text)

Se no existe arquivo UCF responder sim a janela abaixo para criar um arquivo UCF vazio.

O arquivo criado tem o mesmo nome do arquivo fonte selecionado com a extenso ufc.

Alocao dos Pinos no FPGA

Associar os nomes de cada Porta a um Pino no FPGA !!!!Advertncia: Uso de pinagem depende da plataforma. Uso incorreto dos pinos pode significar danos ao FPGA ou componentes conectados!!!!!

Alocao dos Pinos no FPGA

Associar os nomes de cada Porta a um Pino no FPGA Informao dos pinos no manual da plataforma!!!

Implementao

Implementao

Implementao

Implementao

Fases da Implementao

Traduo: Junta mltiplos arquivos do projeto em uma nica netlist. Mapeamento: Agrupa smbolos lgicos da netlist (gates) em componetnes fsicos (CLBs and IOBs). Posicionamento & Roteamento: Posiciona e conecta os componentes no chip.

Implement Translate Map Place & Route

Traduo

o primeiro passo. As netlists so convertidas em um nica netlist (.NGD). Este arquivo gerado descreve a lgica do projeto assim como restries de tempo e localizao. Verifica se h inconsistncias no arquivo de restrio do usurio (UCF). Adicionas as restries a netlist gerada. Prepara o projeto sintetizvel para ser utilizado na FPGA.

Floorplanning

Determinao relativa das posies dos mdulos. Relacionado ao problema de posicionamento. Processo de identificar estruturas que podem ser colocadas prximas e a alocao de espao para elas de maneira que conflitos de espao (custo do chip) e performance sejam resolvidos

Mapeamento

Aloca os recursos (CLBs, IOBs) para todos os elementos lgicos bsicos do projeto. Verifica se o dispositivo escolhido comporta todo projeto. Utiliza o arquivo UCF na verificao dos requisitos de tempo, adicionando lgica replicada caso seja necessrio.

Posicionamento

Trabalha com os CLBs alocados escolhendo a melhor localizao para cada bloco. Estabelecer as posies precisas de componentes em um plano.

Roteamento

Determinar o caminho especfico para cada sinal utilizado os recurso de interconexo disponveis.
CLB CLB

Switch Matrix

Switch Matrix

CLB

CLB

Implementao

Selcionar o arquivo fonte top com um click do mouse

Acionar Implement Design (2 clicks ou acionar Run)

Implementao Concluda

Reports da implementao

Reports da implementao

Reports da implementao

Comparao entre Reports

Gerao do bitstream para FPGA

Verificar propriedades para a gerao do arquivo de configurao. Usar opes default.

Gerao de bitstream - JTAG

Acionar Generate PROM... Para construir o arquivo de bitstream para download.

Download com iMPACT

!!!!Advertncia: Cuidado com a Pinagem da JTAG para evitar dano a plataforma
FPGA

Canal JTAG
ACE

Parallel Cable III devidamente conectado A interface JTAG e a porta LPT1 do PC!!!

Download com iMPACT

Cancelar esta janela.

Download com iMPACT

Cancelar esta janela.

Download com iMPACT

Iniciar o canal JTAG

Download com iMPACT

Canal JTAG criando!! Apertar OK!!

Download com iMPACT

O sistema de configurao ACE, no vai ser programado e deve ser bypassado

Download com iMPACT

Configurar o FPGA com bitstream do projeto.

Download com iMPACT

Menssagem relacionada ao relgio que vai iniciar o FPGA, no caso ser o clock da JTAG.

Download com iMPACT

Acionar o boto direito do mouse sobre o FPGA e acionar Program... Para abrir a janela de programao.

Download com iMPACT

Se desejar download com verificao, setar as opes conforme abaixo em Generate Programming File ->Process Properties antes de gerar os arquivos para programao.

Download com iMPACT

No usar a verificao

Apertar OK para iniciar donwload para o FPGA

Download com iMPACT

Download com iMPACT

Download com iMPACT Terminado

Download com iMPACT

Hardware Funcionando!!!!

Final Feliz !!!!